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輸出電容的選擇輸出電容是用來補償LDO穩(wěn)壓器的,所以選擇時必須謹慎。基本上所有的LDO應用中引起的振蕩都是由于輸出電容的ESR過高或過低。LDO的輸出電容,通常鉭電容是較好的選擇(除了一些專門設計使用陶瓷電容的LDO,例如:LP2985)。測試一個AVX的4.7uF鉭電容可知它在25℃時ESR為1.3Ω,該值處在穩(wěn)定范圍的中心。另一點非常重要,AVX電容的ESR在-40℃到+125℃溫度范圍內的變
FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念,內部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸入輸出模塊IOB(Input Output Block)和內部連線(Interconnect)三個部分。?現(xiàn)場可編程門陣列(FPGA)是可編程器件,與傳統(tǒng)邏輯電路和門陣列(如PAL,GAL及CPLD器件)相比,F(xiàn)PGA具有不
LDO即low dropout regulator,是一種低壓差線性穩(wěn)壓器。這是相對于傳統(tǒng)的線性穩(wěn)壓器來說的。傳統(tǒng)的線性穩(wěn)壓器,如78XX系列的芯片都要求輸入電壓要比輸出電壓至少高出2V~3V,否則就不能正常工作。但是在一些情況下,這樣的條件顯然是太苛刻了,如5V轉3.3V,輸入與輸出之間的壓差只有1.7v,顯然這是不滿足傳統(tǒng)線性穩(wěn)壓器的工作條件的。針對這種情況,芯片制造商們才研發(fā)出了LDO類的電
1. LDO是啥LDO是low dropout regulator的通稱,即低電壓差線形穩(wěn)壓器,這也是比較于傳統(tǒng)的的線形穩(wěn)壓器而言的,傳統(tǒng)式的穩(wěn)壓器,鍵入比輸出要**許多,不然沒法工作中,LDO很有可能鍵入比輸出高1~2V就可以。LDO低電壓差,主要是內部應用PMOS管,一般的線形穩(wěn)壓器應用的是PNP三極管,PMOS是工作電壓推動,不用電流,大大減少LDO自身耗費的電流;一般的穩(wěn)壓器為了避免PNP
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